電子所Access IC Lab再創(chuàng)佳績(jī)

電子所Access IC Lab研究團(tuán)隊(duì)再創(chuàng)佳績(jī)

可喜可賀的光榮時(shí)刻─臺(tái)大電子所Access IC Lab研究團(tuán)隊(duì)屢創(chuàng)佳績(jī)。日前由指導(dǎo)教授吳安宇博士、共同指導(dǎo)教授劉宗德博士、電子所碩士生吳佳衡、電子所博士生陳庭笙、博士生李鼎元所組成團(tuán)隊(duì)，以解決神經(jīng)網(wǎng)路(Neural Network)中，對(duì)於比對(duì)結(jié)果所造成的運(yùn)算瓶頸為出發(fā)點(diǎn)，開發(fā)出可高速平行比對(duì)且低延遲之勝者全拿電路。其投稿論文以「Low-Latency Voltage-Racing Winner-Take-All (VR-WTA) Circuit for Acceleration of Learning Engine」為題目，獲選2017年IEEE International Symposium on VLSI Design, Automation & Test (VLSI-DAT) 最佳論文獎(jiǎng)。本屆VLSI-DAT的最佳論文獎(jiǎng)是從34篇被接受的論文中，經(jīng)過(guò)最佳論文評(píng)選小組，針對(duì)論文技術(shù)與創(chuàng)新、現(xiàn)場(chǎng)簡(jiǎn)報(bào)品質(zhì)評(píng)分，外加論文撰寫品質(zhì)等綜合考量下，經(jīng)由評(píng)選委員的共同討論，評(píng)選出的最佳論文。此項(xiàng)研究成果不僅對(duì)VLSI設(shè)計(jì)技術(shù)有突破性的貢獻(xiàn)，為未來(lái)深度學(xué)習(xí)研究領(lǐng)域更往前邁進(jìn)一步，亦再度肯定了臺(tái)大在IC設(shè)計(jì)領(lǐng)域的前瞻性與研究領(lǐng)導(dǎo)性！

What is「VLSI-DAT」?

VLSI-DAT是全球先進(jìn)半導(dǎo)體技術(shù)學(xué)術(shù)會(huì)議之一，每年邀集半導(dǎo)體設(shè)計(jì)、設(shè)計(jì)自動(dòng)化及測(cè)試等領(lǐng)域的國(guó)內(nèi)外知名學(xué)者專家，針對(duì)全球半導(dǎo)體產(chǎn)業(yè)技術(shù)走向提出精闢分析、發(fā)表前瞻論文並提供技術(shù)的展望。2017年VLSI-DAT研討會(huì)包含3場(chǎng)joint plenary sessions以及2場(chǎng) joint sessions (與VLSI-TSA共同舉辦)、10場(chǎng)regular sessions、3場(chǎng)深度短期課程，以及2016年最佳論文獎(jiǎng)?lì)C獎(jiǎng)典禮，吸引全球各地半導(dǎo)體上中下游業(yè)者、研究與學(xué)術(shù)機(jī)構(gòu)、及產(chǎn)業(yè)研究單位等近千人與會(huì)。除了國(guó)內(nèi)外的受邀講者外，2017年VLSI-DAT研討會(huì)，計(jì)有34篇來(lái)自世界各國(guó)的精選論文於會(huì)中發(fā)表，這些今年獲選發(fā)表的論文，皆採(cǎi)公開徵稿匿名審查方式，經(jīng)由大會(huì)議程委員召開論文評(píng)選會(huì)議從數(shù)十篇投稿論文中選出，與會(huì)之國(guó)內(nèi)外學(xué)員對(duì)論文品質(zhì)與報(bào)告表現(xiàn)皆給予高度肯定。

低延遲電壓競(jìng)賽勝者全取電路

隨著機(jī)器學(xué)習(xí)以及深度學(xué)習(xí)的發(fā)展，即時(shí)學(xué)習(xí)、即時(shí)分類逐漸成為重大議題。近年來(lái)，許多對(duì)於神經(jīng)網(wǎng)路(Neural Network)的硬體加速設(shè)計(jì)分別被提出，其中分別有使用類比方式以及數(shù)位方式實(shí)現(xiàn)的電路架構(gòu)，但都無(wú)法兼顧高吞吐量、低延時(shí)、高精度等需求。而此低延遲勝者全拿電路結(jié)合了以上兩種方式的優(yōu)點(diǎn)，解決現(xiàn)有架構(gòu)的運(yùn)算瓶頸；因此低延遲電壓競(jìng)賽勝者全拿電路突破原本神經(jīng)網(wǎng)路中成為運(yùn)算瓶頸的平行比對(duì)問(wèn)題，以提供協(xié)助及時(shí)學(xué)習(xí)以及分類運(yùn)算。除此之外，運(yùn)算所需的功率消耗向來(lái)也是設(shè)計(jì)上須被考量的要素，因此在此架構(gòu)中也使用了提前淘汰敗者的機(jī)制來(lái)節(jié)省不需要的功耗，以達(dá)到低功耗的設(shè)計(jì)。此電路架構(gòu)能透過(guò)平行化的運(yùn)算來(lái)協(xié)助神經(jīng)網(wǎng)路運(yùn)算時(shí)的分群運(yùn)算，大幅度的提升運(yùn)算速度，以達(dá)到即時(shí)的學(xué)習(xí)以及分類。

成員現(xiàn)況

電子所研究團(tuán)隊(duì)包括吳安宇教授、劉宗德助理教授、博士生陳庭笙、李鼎元與碩士生吳佳衡。吳安宇教授，電機(jī)系1987年畢業(yè)，劉宗德教授，電機(jī)系2002年畢業(yè)。