臺大電子所劉致為教授博士生研究成果榮獲2022 VLSI-TSA Best Student Paper Award

臺大電子所劉致為教授的研究團(tuán)隊於2022年在國際頂尖半導(dǎo)體會議VLSI-TSA發(fā)表研究論文，榮獲Best Student Paper Award (最佳學(xué)生論文獎)，其第一作者為電子所奈米電子組的博士生鄭群議，為第一位獲得此獎項的臺大學(xué)生。頒獎典禮於2023年4月18日在新竹國賓飯店舉行的VLSI-TSA會議舉辦，也讓全世界看見臺大在半導(dǎo)體領(lǐng)域的優(yōu)異成果。

獲獎?wù)撐念}目為「6 Stacked Ge_0.95Si_0.05nGAAFETs without Parasitic Channels by Wet Etching」，是接續(xù)劉教授研究團(tuán)隊於2021年的研究成果。本研究因為去除寄生通道，相較於之前成果得到更低的次臨界擺幅(subthreshold swing, SS) 80mV/dec 以及更高的開關(guān)電流比(I_ON/I_OFF) 1.5x10⁵。由於整合鍺矽高電子遷移率通道以及通道堆疊技術(shù) (6層)，在鍺/鍺矽三維N型電晶體中V_OV=V_DS=0.5V時，達(dá)到每通道堆疊驅(qū)動電流(I_ON) 120μA (每單位通道寬度驅(qū)動電流4600μA/μm)，為當(dāng)時的世界紀(jì)錄。

隨著半導(dǎo)體製程技術(shù)節(jié)點的推進(jìn)，電晶體結(jié)構(gòu)從傳統(tǒng)的平面電晶體(Planar FET)轉(zhuǎn)變?yōu)楝F(xiàn)今主流的鰭式電晶體(FinFET)，而到未來臺積電將在 2奈米技術(shù)節(jié)點採用的閘極環(huán)繞式(gate-all-around, GAA)堆疊奈米片電晶體(stacked nanosheet transistor)，以更低的功耗、更快速，和更高的邏輯密度為目標(biāo)，如此一來，即可提供高效能運算和行動通訊等應(yīng)用，如5G、電動車、AI人工智慧、元宇宙等。然而，為提升邏輯密度，電晶體的尺寸持續(xù)微縮，會產(chǎn)生漏電流變大的問題。若閘極環(huán)繞式奈米片電晶體的通道四周都被閘極介電層與閘極金屬完全包覆，使通道的控制能力更強(qiáng)，即能有效降低漏電流、減少功耗，使電晶體更加節(jié)能省電。為使半導(dǎo)體晶片的效能更高、運作速度更快，可採用通道堆疊(channel stacking)的技術(shù)(往垂直方向堆疊更多通道)，以及使用矽鍺(SiGe)、鍺(Ge)、鍺錫(GeSn)等高遷移率通道(high mobility channel)來增加電晶體的驅(qū)動電流。

本篇論文的主要貢獻(xiàn)在於將鍺矽高遷移率通道整合高層數(shù)(6層)堆疊奈米線電晶體，提升驅(qū)動電流至投稿此篇論文時鍺/鍺矽三維N型電晶體的世界紀(jì)錄；另優(yōu)化蝕刻關(guān)鍵製程，成功去除電晶體的寄生通道，降低電晶體的漏電流，提升開關(guān)電流比至1.5x10⁵並降低次臨界擺幅至80 mV/dec。

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VLSI-TSA Best Student Paper Award：https://expo.itri.org.tw/2023TSA/PageDetail/3953
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